TRANSMISI DATA
Transmisi Asinkron
Peralatan-peralatan kontrol kesalahan dari yang sederhana sampai yang amat rumit dapat ditempatkan ditiap bagian dari sistem komunikasi data, namun perlu ditekankan disini bahwa biaya untuk memenuhi kebutuhan tersebut janganlah sampai melebihi dari biaya untuk membuat sistem terhindar dari
kesalahan-kesalahan tersebut.
Kesalahan pada komunikasi umumnya dapat diperkirakan, juga sifat-sifat alamiahnya dapat diatasi. Kesalahan yang tidak terdeteksi pada suatu bagian mungkin dapat dideteksi pada bagian lain.
Masalah kesalahan transmisi sebenarnya melibatkan berbagai aspek. Para insinyur telekomunikasi termasuk pabrik modem harus mempelajari masalah transmisi ynag paling mungkin menimbulkan kesalahan ; sehingga para perancang dapat merekayasa modem untuk memperkecil kesalahan tersebut. Selain itu perusahaan jasa telekomunikasi wajib memberikan sebanyak mungkin informasi tentang rate kesalahan dan bagian dari jaringan yang paling mungkin menyebabkan kesalahan dan memberi usulan untuk jenis kontrol kesalahannya.
Para perancang sistem kontrol kesalahan pada dasarnya berusaha merancang sistem kontrol dengan memberikan proteksi maximum dengan informasi redundant yang seminim mungkin. Perhatian utamanyaadalah distribusi dan pola dari kesalahan terutama menentukan bagaimana yang paling mungkin terjadi kesalahan. Sistem analisis yang bertugas pada sistem komunikasi data adalah para petugas paling sering menghadapi masalah kesalahan pada transmisi. Dengan mempertimbangkan secara hati-hati dampak dari kesalahan pada sistem yang akan dipakai, para analisis dapat menentukan derajat dari proteksi yang dibutuhkan dan memilih sebuah kontrol kesalahan yang akan memberikan residu error minimum. Para sistem analisis sering mengkaitkan kesalahan pada tramnsmisi dengan keterlambatan transmisi, delay ini akan menaikkan biaya operasi atau memperpanjang respon atau keduanya.
Keterlambatan ini dapat dioptimumkan dengan memperhatikan ukuran keterlambatan ini dapat dioptimumkan dengan memperhatikan ukuran keterlambatan ini dapat dioptimumkan dengan memperhatikan ukuran blok data dan prosedur kesalahan yang dipergunakan.
Pada tabel 2 ditunjukkan salah satu bentuk deteksi kesalahan transmisi asinkron yang terjadi dan pada keperluan ini maka karakter yang ditransmisikan harus diawali dengan start bit dan stop bit. Transmisi asinkron mempunyai kecepatan yang lambat, biasanya digunakan pada komunikasi antara keyboard dengan komputernya.
Sistem deteksi kesalahan yang biasa dipakai adalah Parity Check, bit ini ditempatkan pada bagian akhir dari data karaker sebelum stop bit. Parity bit ini ditambahkan pada bagian transmit, Tx dan bit tersebut akan dipisahkan atau di-filter pada bagian receive, Rx.
Tabel 2. Format data komunikasi Asinkron
Start
Bit
Data
Parity
Bit
Stop
Bit
Transmisi Sinkron
Disini melibatkan karakter sinkronisasi pada awal dari sebuah pesan/file/text. Karakter sinkronisasi akan mensinkronkan bagian transmit, Tx supaya bagian receive, Rx dapat mendeteksi karakter pertama yang diterimanya. Pada bagian akhir dari suatu pesan dilakukan perhitungan jumlah karakter yang telah diterima dan atau karakter pesan berakhir. Transmisi sinkron akan mentransmisikan pesan secara blok per blok.
Protokol pada transmisi sinkron melibatkan format blok dari pesan yang akan ditransmisikan, terdapat lebih banyak control karakter, metoda deteksi kesalahannya meliputi VRC dan LRC atau CRC:
Ada 3 macam teknik deteksi kesalahan dengan menggunakan bit parity :
Vertical Redudancy Check (VRC)
Merupakan metode pemeriksaan kesalahan per karakter dan digunakan pada system yang berorientasi karakter,misalnya terminal. Dengan cara ini setiap karakter yang dikirimkan (terdiri dari 7 bit) diberi tambahan 1 bit parity yang akan diperiksa oleh penerima untuk mengetahui kebenaran karakter yang diterima tersebut.
Longitudinal Redudancy Check (LCR)
Untuk memperbaiki kinerja VRC, digunakan LRC untuk data yang dikirim secara blok. Cara ini mirip dengan VRC, hanya saja penambahan bit dilakukan pada akhir setiap blok karakter yang dikirimkan. Dengan cara ini maka kesalahan lebih dari satu bit juga dapat ditemukan,sehingga kecepatan pengirim data dapat dipertinggi.
Cyclic Redudancy Check (CRC)
CRC digunakan untuk pengiriman data berkecapatan tinggi. CRC disebut juga sebagai pengujian berorientasi bit,karena dasar pemeriksaan kemungkinan kesalahan adalah bit atau karakter dan menggunakan rumus matematika khusus. Dalam metode ini 1 blok informasi dilihat sebagai deretan bit yang ditransmisikan. Bit yang akan disalurkan.
Header berisi informasi tentang pesan, kemudian text, dan terakhir adalah Error-Check bit seqeunce. Header terdiri dari informasi tentang alamat dari tujuan, tipe dari pesan (data atau control) dan kadang-kadang urutan pekerjaan (job number).
Format data dari protokol ini adalah sebagai berikut :
FLAG
01111110
ADDRESS
1 or more
8 bit Charc
Control
1 or 2
8 bit Charc
Information
16 bits CRC
CCITT Inverted
remainder
FLAG
01111110
Terlihat pada protokol ini adanya flag, bit-bit dengan pola yang tertentu ini akan merangkai menjadi satu frame atau blok. Field alamat berisi alamat Slave atau secondary station yang dituju bila master akan mengirimkan pesan. Sebaliknya field ini berisi alamat dari slave pada waktu station ini akan mengirimkan pesan ke master. Field Control akan memberitahukan penerima jenis data yang dikrimkan. Salah satu contoh yag paling umum dari protokol ini adalah versi IBM yaitu SDLC (Syncronous Data Link Control).
Burst Error
Berdasarkan rekomendasi CCITT, burst error didefinisikan sebagai sebuah kelompok yang terdiri dari bit-bit dimana dua kesalahan yang terjadi berurutan selalu dipisahkan oleh sejumlah bit yang benar. Definisi ini memberikan arti bahwa kesalahan bit yang terakhir pada sebuah burst dan kesalahan bit pertama pada burst berikutnya dipisahkan.100%
10 % 0 5 10 15 20 25 30 35
Gambar 1. Panjang burst dalam jumlah bit
Daya Signal dan Kesalahan Transmisi
Untuk menaikkan kinerja jaringan kawat transmisi adalah dengan memperkuat daya sinyal yang menuju ke modem, sehingga perbandingan dari daya sinyal dengan daya “spike” akan naik. Namun demikian, pada kenyataannya rekomendasi CCITT telah melakukan pembatasan-pembatasan dengan alasan (yang pertama) adalah untuk menghindari cakap silang (cross-talk) yang mungkin dapat terjadi bila batasan daya tidak dilakukan. Hal kedua adalah adanya hubungan antara jam-jam sibuk dengan kesalahan transmisi. Jumlah kesalahan akan mencapai maksimum pada jam sibuk, hal ini disebabkan spike yang dihasilkan oleh selektor saklar otomatis yang bekerja pada jam sibuk itu. Saklar elektro magnetis ini pada waktu bekerja dapat menimbulkan ‘spike’ sebesar 100 mVp-p.
Seringkali kita ingin mengetahui kualitas dari transmisi yang kita pakai pada suatu tempat, maka untuk keperluan ini yang ingin kita ketahui adalah seberapa besar kontribusi derau (noise) ini terhadap sinyal yang akan kita transmisikan. Biasanya yang dilakukan orang adalah mengukur harga efektif dari sinyal-sinyal yang ada pada media transmisi tersebut. Dalam hal ini yang akan diukur adalah besaran dayanya, yakni dbm0, yang menjelaskan perbandingan dari daya noise pada suatu titik pada suatu transmisi dengan suatu tingkat pengujian pada titik tersebut.
Echoes
Pada pembicaraan jarak jauh, suara seseorang mungkin dipantulkan kembali. Pantulan ini terjadi karena adanya perpindahan impedansi pada suatu line seperti misalnya dari sistem 2 kawat menjadi 4 kawat pada transformasi hybrid.
Pada transmisi data ini dapat menyebabkan terjadinya suatu penundaan (delay) karena data yang sedang dikirimkan akan dikirimkan lagi hal ini dapat menimbulkan interferensi dengan data yang sedang dikirimkan. Walaupu besarnya penunddat sesaat hanya beberapa ms dapat menjadi berarti bila pantulan itu mempunyai amplituda yang cukup besar sehingga dapat menimbulkan kesalahan.
Faktor-faktor lain yang juga dapat memberikan kontribusi terjadinya error adalah derau acak (random noise), distorsi frekuensi, distorsi fasa dan sebagainya.
ANALISA
SISTEM KONTROL KESALAHAN
Dua fungsi dasar dari sistem kontrol kesalahan, pertama-tama mendeteksi kesalahan yang terjadi dan kedua mengkoreksinya. Untuk melayani kedua fungsi tersebut dapat dilakukan dengan berbagai cara, tetapi pertimbangan yangutama adalah informasi tentang jalur yang akan dipakai apakah half duplex atau full duplex.
Pada situasi dimana saluran untuk kembali tidak tersedia (half duplex) maka sejumlah informasi redundant perlu disertakan pada pengiriman data tersebut agar supaya bila terjadi kesalahan maka bagian penerimaan Rx akan dapat selain mendeteksi kesalahan juga dapat mengetahui posisi bit yang salah. Disini ini akan digunakan sistem FEC (Forward Error Checking) dapat melakukan koreksi secara manual.
Ada sejumlah kekurangan pada sistem ini, kesalahan dapat terjadi pada waktu transmisi dari Tx ke Rx maupun sebaliknya maka ada kemungkinan terjadi kesalahan pada transmisi dari Tx ke Rx tapi kesalahan itu terkompensasi lagi oleh kesalahan yang terjadi dari Rx ke Tx sehingga seolah-olah data yang dikirimkan sudah benar padahal sebenarnya telah terjadi kesalahan. Terakhir adalah bahwa sistem ini memerlukan fasilitas transmisi yang full duplex.
Decision Feed Back
Disini data ditransmisikan bagian blok per blok, pada akhir tiap blok Rx akan mengirimkan data ACK (acknowledge) maka Tx akan mengirimkan blok berikutnya, sebaliknya bila Rx menjawab dengan NAC (negative acknowledge) maka Tx akan mengirimkan blok data terakhir karena dalam hal ini diartikan sebagai telah terjadi kesalahan.
3.2 Constant Ratio Codes
Pada sistem kontrol kesalahan dikenal beberapa sistem pengkodean yang fungsinya mendeteksi kesalahan dan pada sistem kontrol tertentu kesalahan tersebut langsung dikoreksi. Sistem ini mengkodekan tiap karakter dengan perbandingan jumlah bit “1” dan jumlah bit “0”, maka jumlah kombinasi yang mungkin terjadi adalah
R = Kecepatan data signalling
dimana : K = Jumlah bit informasi
n = Jumlah bit yang ditransmisikan
Salah satu sistem pengkodean (tabel 3.1) yang mempunyai sifat FEC adalah kode Hamming. Pada sistem ini checking bit akan menempati posisi 2n pada field data. Misalkan diketahui suatu data terdiri dari 15 bit maka checking bit akan menempati posisi 1, 2, 3, 4 dan 8 seperti pada tabel 3.2.
dimana : 1 = bit informasi
x = Hamming atau Check bits
Misalkan akan dikirimkan pesan sebanyak 11 bit yaitu :
10101011001
Terlihat posisi pada bit 15, 13, 11, 9, 7 dan 3 berisi bit ‘1’ dan nilai biner dari posisi bit ini ditambah dengan menggunakan metoda modula-2-arithmatic, lihat Tabel 3.3
Posisi Bit Nilai Biner
15 1111
13 1101
11 1011
9 1001
7 0111
3 0011
0100
Posisi bit Nilai biner
Hasil penjumlahan modulo -2 menunjukkan pada posisi bit ke 11 terjadi kesalahan 15 1111
1101
13 1011
11 1001
9 0111
7 0011
3
11 0100
Pada tabel terlihat bahwa posisi bit ke 11 ada kesalahan maka bit tersebut akan diinversikan dari ‘0’ menjadi ‘1’. Bila ada 2 bit yang salah maka posisi dari kesalahan tidak dapat ditentukan, tetapi karena hasil penjumlahan tidak akan memberikan nilai ‘0’ maka kesalahan 2 bit masih dapat dideteksi, tetapi tidak dapat diperbaiki. Jadi sistem pengkodean ini dapat mengkoreksi kesalahan 1 bit dan mendeteksi kesalahan 2 bit, tetapi karakter seperti ini mempunyai keterbatasan.
Kesalahan tidak akan dapat ditemukan bila dua bit dari karakter yang bersangkutan mengandung kekeliruan paritas karakter tetap genap, sehingga tidak ada tanda peringatan meskipun karakter diterima secara tidak benar. Disini bit-bit paritas dari karakter VRC sama sekali tidak ambil bagian dalam LRC. Karakter BCC akan mendapat bit paritasnya sendiri. Proses ini terus berulang selama penerimaan blok karakter berlangsung, penerimaan membangkitkan karakter BCC-nya sendiri dan akan membandingkannya dengan karakter BCC yang diterimanya. Bila tak terjadi gangguan selama transmisi, kedua karakter pengecek ini akan sama, dan blok data pengiriman berikutnya dapat dilanjutkan. Namun bila tidak demikian halnya, keseluruhan blok tidak dapat dipakai karena tidak akan dapat diketahui akan dapat diketahui karakter mana tepatnya yang salah.
Rx
Tx
FCS
Arus bit
Arus bit
Arus bit
Generator
CRC
Reg
cek
CRC
Pengecekan kesalahan dengan cara ini akan jauh lebih akurat dari pada pengecekan per karakter, karena pengecekan ini dilakukan dari dua arah (vertikal dan horisontal). Seandainya terjadi kesalahan seperti disinggung dalam pengecekan VRC, yaitu ada dua bit salah dalam sebuah karakter, kesalahan ini akan dapat diketemukan karena karakter BCC yang dibangkitkan oleh penerima seperti yang telah disinggung sebelumnya.
Pada dasarnya modulo-2-addition adalah sebuah gerbang fungsi XOR. Namun dapat pula digunakan register cek yang terdiri dari 12 atau 8 bit. Pada berbagai lokasi dalam shift register terdapat gerbang-gerbang XOR. Melalui gerbang-gerbang inilah bit informasi di geser ke dalam register. Setiap kali ada sebuah bit yang ditransmisikan, shift register. Akan di ‘clock’, akibatnya informasi akan bergeser satu kali. Lokasi gerbang-gerbang XOR dalam register menentukan rumus matematik atau polinomial yang dipakai unutk memeriksa pesan. Setelah semua bit pesan ditransmisikan, isi register membentuk nilai sisa dari kalkulasi, yang kemudian ditransmisikan secara seri sebagai frame check sequence, segera setelah bit-bit informasinya.
Penerima dilengkapi dengan register yang sama. Kedalam register inilah seluruh pesan yang mencakup pula FRC (Frames Check Sequnce) digeser. Register ini menggunakan polinomial yang sama. Didalam sebuah tanpa suatu kesalahan, nilai akhir dalam blok data yang dikirimkan oleh Tx adalah data aslinya dan sisa pembagian. Sedangkan pada Rx akan dilakukan juga pembagian antara data yang diterima dengan G(x) : x2+1, bila tidak ada kesalahan maka pembagian tadi akan habis sebaliknya bila hsail pembagian itu ada sisanya maka dapat dipastikan ada kesalahan dan dalam hal ini Rx akan meminta pengiriman ulang data tadi. Pada halaman berikut ini akan diturunkan proses pembagiannya..
Bagian inti dari sistem tersebut ganda atau bahkan ditambah dua buah cadangan. Pada sistem lain mungkin bisa dikompromikan antara kegagalan dengan proteksi untuk menghindarinya. Misalnya pada sistem mainframe maka hanya pada bagian kahir atau depan dari prosesor saja yang dibuat anti gagal, sehingga bila terjadi kegagalan pada perangkat-kerasnya maka para pemakai terminal masih dapat diinformasikan bahwa pekerjaannya akan ditunda dan disimpan oleh sistem tersebut.
Kesalahan transmisi data jarak jauh selalu terjadi karena itu sistem komunikasi data harus dilengkapi kontrol deteksi kesalahan.
Informasi Burst-error penting untuk para perancang kontrol deteksi kesalahan.
Performasi transmisi data menurun pada jam sibuk karena itu bila memugnkinkan pengiriman data sebaiknya pada jam tidak sibuk.
Kesalahan yangterjadi sebagian besar disebabkan oleh ‘Spike’ noise pada sistem transmisi data.
Deteksi kesalahan yang paling baik performasinya adalah CRC
Kesalahan’ pada sistem on-line masih dapat diterima tetapi ‘kegagalan’ pada sistem ini mutlak harus dihindari.
Intel telah mengumumkan jajaran prosesor dan chipset terbarunya. Hal itu dilakukan Intel dalam ajang 